IEEE

IEEE 1800-2017

IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and VerificationLanguage

IEEE 1800-2017

IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and VerificationLanguage


IEEE 1800-2017

Стандарт IEEE для SystemVerilog - Unified Hardware Design, спецификации и верификацииЯзык


Действует

Дата ввода
22.02.2018
Дата утверждения
Тип Цена
Электронная версия ( PDF ) 745.50
Печатная копия 915.00
Redline - Электронная версия ( PDF ) По запросу
Redline - Печатная копия По запросу

Наименования

IEEE 1800-2017 IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and VerificationLanguage

IEEE 1800-2017 Стандарт IEEE для SystemVerilog - Unified Hardware Design, спецификации и верификацииЯзык

Утверждено

Информация отсутствует

Область применения

This standard provides the definition of the language syntax and semantics for the IEEE 1800(TM) SystemVerilog language, which is a unified hardware design, specification, and verification language. The standard includes support for behavioral, register transfer level (RTL), and gate-level hardware descriptions; testbench, coverage, assertion, object-oriented, and constrained random constructs; and also provides application programming interfaces (APIs) to foreign programming languages.

Разделы

IEEE [2] IEEE Computer Society

Изменения

Информация отсутствует

Основополагающие документы

Информация отсутствует

Документ заменяют

Информация отсутствует

Документ заменил

Информация отсутствует

Основополагающие документы

Информация отсутствует